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Exp4-Clock
- 数字计时器,使用VHDL语言编写,使用数码管显示,精确到ms-digital timer, the use of VHDL development, the use of digital control, the precision of the ms
VHDL-FPGA-clock
- FPGA数字钟的设计,用VHDL语言编程,max+plus仿真,可在实际电路中验证-FPGA design, VHDL programming, max plus simulation, in the actual circuit verification
VHDL-ysw
- 基于CPLD的棋类比赛计时时钟,第一个CNT60实现秒钟计时功能,第二个CNT60实现分钟的计时功能,CTT3完成两小时的计时功能。秒钟计时模块的进位端和开关K1相与提供分钟的计时模块使能,当秒种计时模块计时到59时向分种计时模块进位,同时自己清零。同理分种计时模块到59时向CTT3小时计时模块进位,到1小时59分59秒时,全部清零。同时,开关K1可以在两小时内暂停秒钟计时模块,分钟计时模块和小时计时模块。各模块的VHDL语言描述如下:-CPLD-based time clock chess c
VHDL-jishushizhong
- 这是一个用VHDL编的一个计数时钟的设计,程序各个模块都有,希望和大家多多交流-This is an addendum to the VHDL a clock counting the design, each module has procedures, and we hope to conduct more exchanges
clock
- vhdl经典源代码——时钟设计,入门者必须掌握-vhdl classical source code -- Clock Design, beginners must master
clock
- 用VHDL语言编写的一个闹钟程序,可以整点报时,设置时间,设置闹钟。
digital.clock
- 用vhdl语言实现多功能数字钟的设计 这是学习VHDL语言的经典例子
clock
- 基于vhdl的数字钟 有闹钟,秒表,时钟,日期等功能 秒表可以开始,暂停,清零, 时钟可以设置时间, 还可以设置日期
clock
- 这是一个实现时分秒的时钟功能的源码,采用vhdl语言编写,已写好led驱动,可直接在数码管上显示
clock
- vhdl写的电子钟例程,包括多个文件,者的参考。内容简练。作为教学用的。
clock
- 数字钟的VHDL源程序,可实现整点报时、闹钟的功能,还有常有星期的显示,已调试过
clock
- 一个用vhdl写的时钟代码,上传的是工程,在实验板上调式通过,供大家参考
CLOCK
- 可以调整时间和设置闹钟的数字钟(VHDL)
clock
- 数字钟的程序,功能说明如下所示: 1.完成秒/分/时的依次显示并正确计数; 2.秒/分/时各段个位满10正确进位,秒/分能做到满60向前进位; 3.定时闹钟:实现整点报时,通过语音设备来实现具体的报时; 4.时间设置,也就是手动调时功能:当认为时钟不准确时,可以分别对分/时钟进行调整 5.可以选择使用12进制计时或者24进制计时。 使用QuartusII6.0编译仿真通过,语言使用的是VHDL,可以方便的移植到其他的平台上面。
clock
- 本文介绍一种利用 EDA技术 和VHDL 语言 ,在MAX+PLUSⅡ环境下,设计了一种新型的智能密码锁。它体积小、功耗低、价格便宜、安全可靠,维护和升级都十分方便,具有较好的应用前景
cpld-clock
- VHDL语言编写的时钟显示代码,简短而又易懂,个人觉得很不错
clock
- 用vhdl开发的up3 clock,可以在up3的led上显示24小时制时分秒
clock
- 万年历-八音自动播放电子琴设计 vhdl源码,文件内有具体注释
clock
- 两个按键控制校时的VHDL时钟源码,带定时闹钟和日历功能
clock
- 用vhdl设计实现的多功能电子钟,可有日历,闹钟,修改等多种功能